博客來
張強編著的這本《UVM實戰(卷Ⅰ)》主要介紹UVM的使用。全書詳盡介紹了UVM的factory機制、sequence機制、phase機制、objection機制及寄存器模型等的使用。此外，本書還試圖引導讀者思考UVM為什麼要引入這些機制，從而使讀者知其然，更知其所以然。
本書以一個完整的示例開篇，使得讀者一開始就對如何使用UVM搭建驗證平台有總體的概念。本書提供大量示例代碼，這些代碼都經過實際的運行。全書內容力求簡單易懂，盡量將UVM中的概念與讀者已有的概念聯系起來。在第11章還專門介紹了OVM與UVM的 區別，為那些從OVM遷移到UVM的用戶提供很大幫助。
本書主要面向UVM的初學者及想對UVM追根尋底的 中級用戶。針對沒有面向對象編程基礎的用戶，本書 在附錄中簡要介紹了面向對象的概念及SystemVerilog中區別於其他編程語言的一些特殊語法。
張強，資深驗證工程師，畢業於浙江大學超大規模集成電路研究所，研究方向為模擬及數模混合集成電路，主要從事模擬電源管理芯片、運算放大器及應用於高性能CPU的SRAM的研究與設計，持有兩個與SRAM相關的專利。畢業后一直從事數字集成電路的設計和驗證工作，曾經參與過高速智能列車數據采集及通信系統、高性能智能投影儀芯片的研究與開發。目前主要從事手機等消費電子低功耗圖形顯示芯片的研究。2011年年底，在熟讀UVM源代碼的情況下，在網上發布了《UVM1.1應用指南及源代碼解析》，深受讀者肯定。
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圖書介紹 - 資料來源：博客來 評分：
圖書名稱：UVMʵս
內容簡介
目錄
第1章 與UVM的第一次接觸
1.1 UVM是什麼
1.1.1 驗證在現代IC流程中的位置
1.1.2 驗證的語言
1.1.3 何謂方法學
1.1.4 為什麼是UVM
1.1.5 UVM的發展史
1.2 學了UVM之后能做什麼
1.2.1 驗證工程師
1.2.2 設計工程師
第2章 一個簡單的UVM驗證平台
2.1 驗證平台的組成
2.2 只有driver的驗證平台
*2.2.1 最簡單的驗證平台
*2.2.2 加入factory機制
*2.2.3 加入objection機制
*2.2.4 加入virtual interface
2.3 為驗證平台加入各個組件
*2.3.1 加入transaction
*2.3.2 加入env
*2.3.3 加入monitor
*2.3.4 封裝成agent
*2.3.5 加入reference model
*2.3.6 加入scoreboard
*2.3.7 加入field_automation機制
2.4 UVM的終極大作：sequence
*2.4.1 在驗證平台中加入sequencer
*2.4.2 sequence機制
*2.4.3 default_sequence 的使用
2.5 建造測試用例
*2.5.1 加入base_test
*2.5.2 UVM中測試用例的啟動
第3章 UVM基礎
3.1 uvm_component與uvm_object
3.1.1 uvm_component派生自uvm_object
3.1.2 常用的派生自uvm_object的類
3.1.3 常用的派生自uvm_component的類
3.1.4 與uvm_object相關的宏
3.1.5 與uvm_component相關的宏
3.1.6 uvm_component的限制
3.1.7 uvm_component與uvm_object的二元結構
3.2 UVM的樹形結構
……
第4章 UVM中的TLM1.0通信
第5章 UVM驗證平台的運行
第6章 UVM中的sequence
第7章 UVM中的寄存器模型
第8章 UVM中的factory機制
第9章 UVM中代碼的可重用性
第10章 UVM高級應用
第11章 OVM到UVM的遷移
附錄A SystemVerilog使用簡介
附錄B DUT代碼清單
附錄C UVM命令行參數匯總
附錄D UVM常用宏匯總
1.1 UVM是什麼
1.1.1 驗證在現代IC流程中的位置
1.1.2 驗證的語言
1.1.3 何謂方法學
1.1.4 為什麼是UVM
1.1.5 UVM的發展史
1.2 學了UVM之后能做什麼
1.2.1 驗證工程師
1.2.2 設計工程師
第2章 一個簡單的UVM驗證平台
2.1 驗證平台的組成
2.2 只有driver的驗證平台
*2.2.1 最簡單的驗證平台
*2.2.2 加入factory機制
*2.2.3 加入objection機制
*2.2.4 加入virtual interface
2.3 為驗證平台加入各個組件
*2.3.1 加入transaction
*2.3.2 加入env
*2.3.3 加入monitor
*2.3.4 封裝成agent
*2.3.5 加入reference model
*2.3.6 加入scoreboard
*2.3.7 加入field_automation機制
2.4 UVM的終極大作：sequence
*2.4.1 在驗證平台中加入sequencer
*2.4.2 sequence機制
*2.4.3 default_sequence 的使用
2.5 建造測試用例
*2.5.1 加入base_test
*2.5.2 UVM中測試用例的啟動
第3章 UVM基礎
3.1 uvm_component與uvm_object
3.1.1 uvm_component派生自uvm_object
3.1.2 常用的派生自uvm_object的類
3.1.3 常用的派生自uvm_component的類
3.1.4 與uvm_object相關的宏
3.1.5 與uvm_component相關的宏
3.1.6 uvm_component的限制
3.1.7 uvm_component與uvm_object的二元結構
3.2 UVM的樹形結構
……
第4章 UVM中的TLM1.0通信
第5章 UVM驗證平台的運行
第6章 UVM中的sequence
第7章 UVM中的寄存器模型
第8章 UVM中的factory機制
第9章 UVM中代碼的可重用性
第10章 UVM高級應用
第11章 OVM到UVM的遷移
附錄A SystemVerilog使用簡介
附錄B DUT代碼清單
附錄C UVM命令行參數匯總
附錄D UVM常用宏匯總
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