VHDL概論：由模擬到合成

目　錄第一章　簡　介1-11.1　VHDL是什麼？1-11.2　數位系統設計1-21.3　市場1-61.4　硬體描述語言的角色1-81.5　總結1-12第二章　數位系統之模型2-12.1　動機2-22.2　系統描述2-32.3　事件、傳遞延遲和同時執行2-52.4　波形和時序2-72.5　信號值2-112.6　共享信號2-132.7　總結2-15第三章　模擬與合成之比較3-13.1模擬模型3-33.1.1　一不連續事件模擬模型3-43.1.2　準確度和模擬速度的比較3-73.2　合成模型3-83.2.1　硬體推導3-93.2.2　目標原始元件3-133.3　場效可程式化閘陣(FPGAs)3-143.3.1　可配置邏輯塊的實現3-163.3.2　開關矩陣的實現3-193.3.3　輸入輸出塊的實現3-213.3.4　配置3-223.3.5　FPGA設計流程3-233.4　總結3-25第四章　語言基本的觀念：模擬4-14.1　信號4-14.2　實體結構4-34.3　共同執行陳述式4-84.3.1　簡單的CSA4-84.3.2　信號的實現4-144.3.3　信號之決議4-174.3.4　有條件的信號指定4-204.3.5　選擇性信號指定陳述式4-234.4　使用CSAs建構VHDL模型4-254.5　瞭解延遲4-314.5.1　慣性延遲模型4-324.5.2　運轉延遲模型4-334.5.3　Delta延遲4-364.6　總結4-40練習4-41第五章　基本的語言概念：合成5-15.1　從合成的觀點看一語言5-25.2　自宣告中進行推導5-45.3　自簡單CSA陳述式進行推導5-75.4　從條件式信號指定陳述式進行推導5-125.5　自選擇性信號指定陳述式進行推導5-195.6　模擬行為和合成行為的比較5-225.7　合成的暗示5-235.8　總結5-245.9　練習5-25第六章　行為模型：模擬6-16.1　過程結構6-26.2　程式結構6-76.2.1　If_Then_Else和If_Then_Elsif陳述式6-76.2.2　Case陳述式6-86.2.3　迴圈陳述式6-126.3　再談過程6-146.4　Wait陳述式6-216.5　屬性（Attributes）6-306.5.1　功能屬性6-306.5.2　值屬性6-316.5.3　信號屬性6-326.5.4　範圍屬性6-346.5.5　型態屬性6-356.6　時脈和週期性波形的產生6-356.7　在一過程中使用信號6-396.8　狀態機模型6-426.9　使用過程建構VHDL模型6-476.10　一般程式的錯誤6-526.10.1　一般語法錯誤6-526.10.2　一般執行時的錯誤6-536.11　總結6-54練習6-55第七章　行為模型：合成7-17.1　由語言的觀點來看合成7-27.2　從過程中進行推導7-47.2.1　簡單的指定陳述式7-57.2.2　If-Then-Else和If-Then-Elseif陳述式7-77.2.3　Case陳述式7-197.2.4　Loop陳述式7-237.3　雜項問題7-287.4　使用信號和變數進行推導的比較7-317.5　鎖存器和正反器推導之比較7-357.6　Wait陳述式7-397.7　狀態機的合成7-477.8　模擬和合成之比較7-567.9　合成暗示7-587.10　總結7-61練習7-63第八章　模型結構8-18.1　結構描述8-28.2　建構結構化VHDL模型8-98.3　階層、摘要和準確度8-148.4　基本屬性（Generics）8-188.4.1　指定屬性的值8-218.4.2　一些使用基本屬性的規則8-238.5　元件舉例使用和合成8-298.6　產生（Generate）陳述式8-408.7　配置（Configurations）8-468.7.1　預設初始束縛規則8-488.7.2　配置規格8-508.7.3　配置宣告8-528.8　一般常見程式的錯誤8-558.9　總結8-56練習8-57第九章　次程式、包裝和元件庫9-19.1　功能的重要性9-29.1.1　型態轉換功能9-59.1.2　決議功能9-79.1.3　合成考量9-159.2　程序的重要性9-179.2.1　使用程序9-209.2.2　共同執行和循序程序呼叫9-219.2.3　合成的考量9-259.3　次程式和運算子超載9-279.4　包裝的重要性9-299.5　元件庫的重要性9-339.6　總結9-36練習9-37第十章　基本輸入輸出10-110.1　基本的輸入輸出運作10-210.1.1　檔案宣告10-310.1.2　開啟和關閉檔案10-310.1.3　讀出和寫入檔案10-610.1.4　VHDL1987輸入輸出10-710.2　TEXTIO包裝10-1010.3　在VHDL中的測試模組10-2210.4　聲明（ASSERT）陳述式10-2910.5　一測試模組的樣版10-3010.6　總結10-33練習10-34第十一章　程式化策略11-111.1　術語和目錄結構11-211.2　模擬策略11-411.2.1　VHDL程式之分析11-411.2.2　VHDL程式之詳細敘述11-811.2.3　VHDL程式的起始11-911.2.4　VHDL程式的模擬11-911.3　合成策略11-1411.3.1　分析11-1511.3.2　合成一個設計11-1511.3.3　投影一設計11-1511.3.4　佈局和繞線11-1711.3.5　位元產生11-1811.3.6　程式化11-1811.4　總結11-18第十二章　全同元件、資料型態和運算子12-112.1　全同元件（identifiers）12-112.2　物件資料12-212.3　資料型態12-412.3.1　標準資料型態12-412.3.2　計算型態12-512.3.3　陣列型態12-612.3.4　實體型態12-712.4　運算子12-1012.5　總結12-13附錄A　合成暗示：初學者指南A-1A.1　一些有用的暗示和觀察A-1A.1.1　起始化A-1A.1.2　推導儲存器A-2A.1.3　優良化A-3A.1.4　雜項A-4A.1.5　和合成前功能模擬的一致性A-5A.2　模型管理和課程計畫的建議A-7附錄B　VHDL1987和VHDL1993之比較B-1附錄C　Active-HDL使用教材C-1C.1　使用ActiveVHDLC-1步驟一：建立一計畫C-2步驟二：建構一個VHDL模型C-3步驟三：編輯一設計C-4步驟四：模擬一設計C-5C.2　雜項功能C-10C.3　總結C-11附錄D　XilinxFoundationExpress教材D-1D-1　教材D-1步驟一：建立一計畫D-2步驟二：建構一VHLD模型D-4步驟三：合成一VHDL模型D-7步驟四：合成後設計之模擬D-10步驟五：設計實現D-16步驟六：檢驗一設計D-18D-2　總結D-20附錄E　SynopsysFPGAExpress教材E-1E.1　使用FPGAExpressE-2步驟一：建立一計畫E-3步驟二：加入程式檔E-3步驟三：建立一設計實現E-5步驟四：觀看電路圖E-7步驟五：雜項E-9E.2　總結E-9附錄F　標準VHDL包裝F-1F.1　STANDARD包裝F-1F.2　TEXTIO包裝F-5F.3　標準邏輯包裝F-8F.4　其他有用的包裝F-16索引I-1參考文獻R-1xxvi

目　錄第一章　簡　介1-11.1　VHDL是什麼？1-11.2　數位系統設計1-21.3　市場1-61.4　硬體描述語言的角色1-81.5　總結1-12第二章　數位系統之模型2-12.1　動機2-22.2　系統描述2-32.3　事件、傳遞延遲和同時執行2-52.4　波形和時序2-72.5　信號值2-112.6　共享信號2-132.7　總結2-15第三章　模擬與合成之比較3-13.1模擬模型3-33.1.1　一不連續事件模擬模型3-43.1.2　準確度和模擬速度的比較3-73.2　合成模型3-83.2.1　硬體推導3-93.2.2　目標原始元件3-133.3　場效可程式化閘陣(FPGAs)3-143.3.1　可配置邏輯塊的實現3-163.3.2　開關矩陣的...