目錄
第1章 緒 論1.1概 述1-11.2本書內容安排1-51.3設計步驟1-61.4支援NIOSCPU的FPGA型號1-8第2章 SOPCBuilder開發環境2.1建立QuartusⅡ專案2-12.2建立NIOS系統模組2-52.2.1建立新的.bdf2-52.2.2開始使用SOPCBuilder2-72.2.3系統主頻2-82.2.4加入CPU和IP模組2-82.2.5指定基底位址2-212.2.6配置NIOS系統2-222.2.7產生NIOS32並把它加入到設計中2-242.2.8把符號（symbol）加入到BDF檔案中2-262.2.9加入接腳和基本單元2-262.2.10命名接腳2-292.2.11進行最後連接2-302.3編譯（Compilation）2-302.3.1建立編譯器設置2-312.3.2指定元件系列（DeviceFamily）與型號2-322.3.3為元件接腳分配信號2-342.3.4確認接腳分配2-342.3.5指定設備與程式燒錄設置2-352.3.6指定配置檔類型2-362.3.7編譯使用者設計2-362.4程式燒錄（Programming）2-392.4.1配置FPGA2-392.4.2在NIOS系統上執行軟體2-41第3章 NIOSCPU結構3.1 建立QuartusⅡ工程3-13.1.1指令匯流排主埠3-33.1.2資料匯流排主埠3-33.1.3緩存3-43.1.4移位元單元3-43.1.5乘法支援3-53.1.6中斷支援3-63.1.7NIOS片上除錯模組3-63.1.8開發環境3-63.2內部暫存器3-73.2.1通用暫存器檔3-73.2.2K暫存器3-93.2.3%r0（%g0）暫存器3-93.2.4程式計數器3-93.2.5控制暫存器3-93.3流水線3-153.4記憶體組織3-173.5定址方式3-233.6程式流程控制6-27第4章 Avalon匯流排規範4.1 概 述4-14.2術語和概念4-34.3Avalon匯流排傳輸4-84.3.1主埠介面與從埠介面4-94.3.2Avalon匯流排時序4-94.3.3Avalon匯流排信號4-104.3.4並行多主埠的Avalon匯流排需考慮的事項4-124.4Avalon從埠傳輸4-124.4.1從傳輸的Avalon匯流排信號4-134.4.2Avalon匯流排上的從埠讀傳輸4-144.4.3在Avalon匯流排上的從埠寫傳輸4-224.5Avalon主埠傳輸4-294.5.1主傳輸的Avalon信號4-294.5.2Avalon匯流排上的基本主埠讀傳輸4-314.5.3Avalon匯流排上的基本主埠寫傳輸4-334.6高級Avalon匯流排傳輸4-364.6.1帶延遲的Avalon讀傳輸4-364.6.2流傳輸模式4-464.6.3Avalon匯流排控制信號4-554.7片外設備與Avalon匯流排的介面4-584.7.1從傳輸的Avalon三態信號4-584.7.2無延遲的Avalon三態從埠讀傳輸4-604.7.3帶固定延遲的Avalon三態從埠讀傳輸4-624.7.4Avalon三態從埠寫傳輸4-654.8Avalon匯流排位址對齊方式4-674.8.1地址對齊概述4-674.8.2為Avalon週邊裝置選擇位址對齊參數4-684.8.3靜態位址對齊4-694.8.4動態位址對齊4-744.9連接到外部設備4-78第5章 軟體設計流程和方法5.1 軟體發展套件5-15.1.1 軟體發展流程5-25.1.2 SDK樹目錄簡介5-45.1.4 NIOS庫函數5-105.1.5 高階C語言支援5-155.2 軟體發展常用命令5-155.2.1 hexout2flash5-175.2.2 nios_build5-175.2.3 nios-console5-195.2.4 nios-convert5-205.2.5 nios-debug5-215.2.6 nios-run5-225.2.7 srec2flash5-23第6章 週邊裝置的組織與使用6.1 SOPCBuilder與PTF檔6-16.1.1 SOPCBuilder組成6-16.1.2 PTF檔的兩種類型6-36.1.3 SOPCBuilder設計流程6-86.2 SOPCBuilder的週邊裝置6-186.2.1 計時器6-196.2.2 並列輸入輸出模組6-256.2.3 非同步收發器（UART）6-296.2.4 DMA控制器6-42第7章 中斷處理7.1 中斷處理過程7-17.1.1 異常處理的基礎知識7-17.1.2 NIOS中斷處理基礎7-27.1.3 NIOS中斷處理步驟7-77.2 中斷處理的例子：UART收發程式7-107.2.1 在NIOS系統中實作ISR7-107.2.2 串列埠通信基礎7-127.2.3 實作NIOSUARTISR7-137.2.4 範例程式7-16第8章 除錯手段8.1 GERMS監控程式8-18.1.1 監控程式命令8-28.1.2 GERMS引導過程8-38.1.3 採用GERMS從快閃記憶體中引導系統8-38.2 FS2公司的SystemAnalyzer8-88.2.1 簡介8-88.2.2 設置除錯器8-108.2.3 使用除錯器8-148.2.4 除錯命令列表8-238.2.5 OCI除錯模組相關軟體副程式8-33第9章 高級特性9.1 使用者自定義指令9-19.1.1使用者自定義指令的概念9-29.1.2 硬體介面9-29.1.3 軟體介面9-89.1.4 加速效果9-109.1.5 使用者自定義指令實例9-119.2 並行多主設備匯流排結構9-189.2.1 傳統匯流排結構9-189.2.2 並行多主設備匯流排結構9-199.3 NIOS嵌入式處理器設計的模擬9-269.3.1 軟體配置9-269.3.2 模擬設置9-279.3.3 使用ModelSim進行模擬9-349.3.4 分析模擬結果9-379.3.5 增加或刪除波形圖信號9-469.3.6 片外記憶體模擬9-48第10章 新版NIOSⅡ的特點10.1 簡 介10-110.2 處理器的實作10-210.3 暫存器檔10-310.4 算術邏輯單元10-310.4.1 未實作的指令10-410.4.2 使用者自定義指令10-410.5 異常和中斷的控制10-410.5.1 異常控制器10-410.5.2 整合的中斷控制器10-510.6 記憶體與I/O組織10-510.6.1 指令和資料匯流排10-610.6.2 緩存10-810.6.3 位址映射10-910.7 硬體輔助除錯模組10-9附錄A 組合語言指令及虛擬指令參考符號說明A-132位元指令集A-2IFS和SKPS指令的條件程式A-7組合語言虛擬指令與巨集A-8附錄B Altera2003年NIOS嵌入式軟核心處理器設計大賽獲獎單位一、中國大陸部分B-1二、臺灣地區B-49
第1章 緒 論1.1概 述1-11.2本書內容安排1-51.3設計步驟1-61.4支援NIOSCPU的FPGA型號1-8第2章 SOPCBuilder開發環境2.1建立QuartusⅡ專案2-12.2建立NIOS系統模組2-52.2.1建立新的.bdf2-52.2.2開始使用SOPCBuilder2-72.2.3系統主頻2-82.2.4加入CPU和IP模組2-82.2.5指定基底位址2-212.2.6配置NIOS系統2-222.2.7產生NIOS32並把它加入到設計中2-242.2.8把符號（symbol）加入到BDF檔案中2-262.2.9加入接腳和基本單元2-262.2.10命名接腳2-292.2.11進行最後連接2-302.3編譯（Compilation）2-302.3.1建立編譯器設置2-312.3.2指定元件系列（Devic...
TAAZE 讀冊生活
五南文化廣場網路書店
三民網路書店
iRead灰熊愛讀書
