VLSI概論(修訂四版)

　　本書循序漸進介紹VLSI的設計方法與技巧，全書共分為兩個部份，第一部份共八章，其內容包括

　　1 . MOS元件特性，

　　2 . CMOS的製成技巧，

　　3 . MOS的基本電路介紹，

　　4 . 電路性能分析，

　　5 . CMOS電路設計，

　　6 . 積體電路設計與佈侷方法，

　　7 . 低功率與可測試性電路設計，

　　8 . 子電路系統設計;第二部份則是介紹思源科技所開發的佈侷工具Laker並讓讀者熟悉EDAI工具操作，接著就是針對TANNER做介紹，提供讀者可以進行一個設計計劃與學習的機會。本書適合大學、科大電子、

本書特色

本書因循介紹VHDL設計的方法與技巧，主要內容包括：

　　1 . MOS元件特性。

　　2 . 基本邏輯電路設計。

　　3 . 電路性能評估。

　　4 . 電路佈局方法。

　　5 . 低功率與可測試性電路介紹。

　　6 . 子系統電路介紹。

　　7 . CAD工具使用方法介紹。本書適合大學、科大電子、資工科系「超大型積體電路設計」、「VLSI概論」等課程或業界相關人士及有興趣之讀者使用。

第一部份　VLSI設計原理與系統設計

第一章　VLSI與MOS元件　1-1
1.1　前言　1-2
1.1-1　積體電路的發展　1-2
1.1-2　積體電路製作技術簡介　1-4
1.2　加強型MOS　1-6
1.2-1　nMOS　1-7
1.2-2　pMOS　1-9
1.3　互補式MOS(CMOS)　1-11
1.4　體效應(Body Effect)　1-12
1.5　Latch-Up　1-14
1.6　臨限電壓　1-16
1.7　小結(Summary)　1-16
1.8　習題　1-17

第二 章　CMOS製程技術　2-1
2.1　積體電路基本製程技術　2-2
2.1-1　摻雜技術(dopping)　2-3
2.1.2　氧化技術(oxidation)　2-4
2.1-3　累晶技術(epitaxial)　2-5
2.1-4　蝕刻技術(etching)　2-6
2.1-5　其他相關技術　2-9
2.2　CMOS製程技術　2-9
2.2-1　P型阱CMOS技術　2-10
2.2-2　N型阱CMOS技術　2-14
2.3　設計規則(design rule)　2-15
2.4　良率(yield)　2-20
2.5　小結(Summary)　2-22
2.6　習題　2-23

第 三章　MOS基本電路介紹　3-1
3.1　當開關使用的MOS　3-2
3.2　MOS基本邏輯電路　3-5
3.2-1　反相器(inverter)　3-5
3.2-2　反及閘(NAND gate)　3-8
3.2-3　反或閘(NOR gate)　3-10
3.2-4　複合邏輯電路(Compound logic gate)　3-12
3.2-5　多工器　3-16
3.2-6　記憶單元　3-18
3.3　實際電路考慮的問題　3-19
3.3-1　驅動較大負載的電路　3-20
3.3-2　電子移轉現象(Electromigration)　3-25
3.3-3　接線電容進一步的考慮　3-26
3.4　小結(Summary)　3-27
3.5　習題　3-28

第 四章　電路性能分析　4-1
4.1　電阻估算　4-2
4.1-1　通道電阻(channel resistance)　4-3
4-1.2　非長方形物質的電阻值　4-4
4.2　電容估算　4-5
4.2-1　閘極電容　4-6
4.2-2　擴散層電容　4-7
4.2-3　其他電容　4-9
4.2-4　導線長度的限制　4-12
4.3　延遲時間(delay time)　4-13
4.3-1　上升時間(rise time)　4-16
4.3-2　下降時間(fall time)　4-17
4.3-3　電晶體尺寸大小　4-18
4.3-4　時間延遲的估算　4-19
4.4　直流轉移曲線　4-22
4.4-1　雜訊邊限(noise margin)　4-25
4.5　功率消耗(power dissipation)　4-28
4.5-1　靜態功率消耗　4-29
4.5-2　動態功率消耗　4-31
4.6　CMOS和nMOS的比較　4-33
4.7　小結(Summary)　4-34
4.8　習題　4-35

第五 章　CMOS電路設計　5-1
5.1　邏輯電路設計　5-2
5.1-1　時脈靜態邏輯(clocked static logic)　5-2
5.1-2　動態CMOS邏輯(Dynamic CMOS logic)　5-12
5.1-3　CMOS骨牌邏輯(CMOS domino logic)　5-20
5.1-4　管線式電路(pipeline circuit)　5-24
5.2　設計時考慮的要件　5-25
5.2-1　電晶體的尺寸大小　5-26
5-2.2　邏輯閘的輸入個數　5-27
5.2-3　汲極與源極電容　5-30
5.3　輸出輸入電路結構(I/O PAD structure)　5-32
5.3-1　整體架構　5-33
5.3-2　VDD和VSS PADs　5-35
5.3-3　輸出PAD(output PAD)　5-35
5.3-4　輸入PAD(input PAD)　5-36
5.3-5　三態PAD(tri-state PAD)　5-38
5.3-6　雙向PAD(bidirectional PAD)　5-40
5.4　一些特殊CMOS電路　5-41
5-4.1　虛擬NMOS(Pseudo NMOS)　5-41
5.4-2　傳輸邏輯(Pass transistor logic)　5-43
5.4-3　差分開關邏輯(Differential cascode
voltage switch logic)　5-46
5.5　各種邏輯電路比較　5-49
5.6　小結(Summary)　5-51
5.7　習題　5-51

第六 章　積體電路設計與佈局方法　6-1
6.1　佈局法　6-2
6.2　光罩與條形圖　6-3
6.2-1　從條形圖到佈局圖　6-6
6.2-2　基本邏輯電路佈局圖　6-11
6.2-3　佈局時應注意的問題　6-20
6.3　設計方式　6-25
6.3-1　結構化設計　6-26
6.3-2　閘陣列(gate array)設計　6-28
6.3-3　標準單元(standard cell)設計　6-31
6.3-4　全定製(full custom)設計　6-33
6.3-5　以上三種設計方式的比較　6-34
6.3-6　可程式邏輯陣列(PLA)設計　6-35
6.4　設計者的工具箱　6-41
6.4-1　邏輯層次(logical level)　6-42
6.4-2　開關層次(switch level)　6-42
6.4-3　時序層次(timing level)　6-43
6.4-4　電路層次(circuit level)　6-43
6.4-5　電路圖編輯器(Schematic Editor)　6-44
6.4-6　佈局圖編輯器(Layout Editor)　6-44
6.5　小結(Summary)　6-45
6.6　習題　6-46

第 七章　低功率電路設計與可測試性電路設計　7-1
7.1　低功率電路設計　7-2
7.1-1　各種功率的消耗　7-2
7.1-2　低功率電路設計的方向　7-5
7.1-3　低功率電路設計的電路結構　7-10
7.2　可測試性電路設計　7-16
7.2-1　錯誤模型(fault model)　7-17
7.2-2　測試樣本的產生　7-22
7.2-3　可測試性(testability)　7-25
7.2-4　掃瞄設計(scan design)　7-28
7.2-5　周邊掃瞄標準　7-30
7.2-6　Scan設計的實踐與問題　7-34
7.3　小結(Summary)　7-38
7.4　習題　7-39

第 八章　子電路系統設計　8-1