康松默

第1章 概論 1
1.1 發展歷史 1
1.2 本書的目標和結構 3
1.3 電路設計舉例 6
1.4 VLSI 設計方法綜述 12
1.5 VLSI 設計流程 14
1.6 設計分層 15
1.7 規範化、模組化和當地語系化的概念 18
1.8 VLSI 的設計風格 18
1.8.1 現場可程式設計閘陣列(FPGA) 19
1.8.2 閘陣列的設計
1.8.3 基於標準單元的設計 23
1.8.4 全定制設計 25
1.9 設計品質 26
1.9.1 可測試性 26
1.9.2 成品率和可製造性 27
1.9.3 可靠性 27
1.9.4 技術升級能力 28
1.10 封裝技術 28
1.11 電腦輔助設計技術 30
1.11.1 綜合工具 30
1.11.2 版圖工具 30
1.11.3 和檢驗工具 31
31

第2章 MOS 場效應管的製造 34
2.1 概述 34
2.2 製造工藝的基本步驟 34
2.2.1 nMOS 晶造 36
2.2.2 器件隔離技術 39
2.2.3 矽局部氧化(LOCOS) 39
2.2.4 多層互連結構和金屬化 40
2.3 CMOS n 阱工藝 41
2.4 CMOS 技術的發展 45
2.5 版圖設計規則 50
2.6 全定制掩模版圖設計 52
55

第3 章 MOS 電晶體 57
3.1 金屬-氧化物-半導體(MOS)結構 57
3.2 外部偏置下的MOS 系統 60
3.3 MOS 場效應管(MOSFET)的結構和作用 62
3.3.1 閾值電壓 64
3.3.2 MOSFET 工作狀況的定性觀察 68
3.4 MOSFET 的電流-電壓特性 69
3.4.1 漸變溝似 69
3.4.2 溝道長度調製 73
3.4.3 襯底偏置效應 75
3.5 MOSFET 的收縮和小尺效應 76
3.5.1 全收縮(恒場強等比例收縮) 77
3.5.2 恒電壓按比例收縮 78
3.5.3 短溝道效應的電流-電壓方程 79
3.5.4 參數測量 83
3.5.5 小幾何尺器件的閾值電壓 87
3.5.6 窄溝道效應 91
3.5.7 小尺器件引起的其他限制 92
3.5.8 納米級技術中的易變性 95
3.6 MOSFET 電容 99
3.6.1 氧化相關電容 100
3.6.2 結電容 102
106

第4章 用SPICE行MOS 管建模 109
4.1 概述 109
4.2 基本概念 109
4.3 一級模型方程 111
4.4 二級模型方程 114
4.4.1 電場遷移率的變化 115
4.4.2 飽和情況下的溝道長度變化 115
4.4.3 載流子速率飽和 116
4.4.4 亞閾值電導 116
4.4.5 其他小尺修正 117
4.5 三級模型方程 117
4.6 的MOSFET 模型 118
4.7 電容模型 118
4.8 SPICE MOSFET 模型的比較 121
附錄 典型SPICE 模型參數 122
127

第5章 MOS 反相器的靜態特性 128
5.1 概述 128
5.1.1 電壓傳輸特性(VTC) 129
5.1.2 雜訊和雜訊容限 130
5.1.率和晶片面積的考慮 132
5.2 電阻負載型反相器 133
5.2.1 VOH的計算 134
5.2.2 VOL的計算 134
5.2.3 VIL的計算 135
5.2.4 VIH的計算 135
5.2.耗和晶片面積 137
5.3 MOSFET 負載反相器 140
5.3.1 型負載nMOS 反相器 140
5.3.2 偽nMOS 反相器 140
5.3.3 VOH的計算 142
5.3.4 VOL的計算 142
5.3.5 VIL的計算 143
5.3.6 VIH的計算 143
5.3.7 偽nMOS 反相器設計 144
5.3.耗和佔用面積問題的考慮 145
5.4 CMOS 反相器 148
5.4.1 電路工作狀態 148
5.4.2 VIL的計算 152
5.4.3 VIH的計算 153
5.4.4 Vth的計算 154
5.4.5 CMOS 反相器的設計 157
5.4.6 CMOS 反相器的電源電壓按比例減小 160
5.4.耗和佔用面積問題的考慮 160
附錄 小尺器件CMOS 反相器的尺設計趨勢 161
163

第6章 MOS 反相器的開關特性和體效應 166
6.1 概述 166
6.2 延遲時間的定義 167
6.3 延遲時間的計算 168
6.4 延遲限制下的反相器設計 174
6.5 互連線電容的估算 181
6.5.1 互連線電容估算 184
6.5.2 互連線電阻的估算 190
6.6 互連線延遲的計算 190
6.6.1 RC 延遲模式 190
6.6.2 Elmore 延遲 191
6.7 CMOS 反相器的耗 196
6.7.率表 198
6.7.率-延遲積 1
6.7.3 能量-延遲積 2
附錄 緩衝器的設計 2
4

第7章 組合MOS 邏輯電路 8
7.1 概述 8
7.2 帶偽nMOS(pMOS)負載的MOS 邏輯電路 8
7.2.1 雙輸入“或非”邏輯門 8
7.2.2 VOH的計算 9
7.2.3 VOL的計算 9
7.2.4 多輸入的一般“或非”結構 211
7.2.5 “或非”門的瞬態分析 211
7.2.6 雙輸入“與非”門 213
7.2.7 多輸入的一般“與非”門結構 215
7.2.8 “與非”門的瞬態分析 216
7.3 CMOS 邏輯電路 217
7.3.1 CMOS NOR2(雙輸入“或非”門)邏輯門 217
7.3.2 CMOS NAND2(雙輸入“與非”門)邏輯門 221
7.3.3 簡單CMOS 邏輯門的版圖 221
7.4 複雜邏輯電路 222
7.4.1 複雜CMOS 邏輯門 224
7.4.2 複雜CMOS 邏輯門的版圖 225
7.4.3 “與或非”和“或與非”邏輯門 227
7.4.4 偽nMOS 複雜邏輯門 228
7.4.5 採用納米級技術的CMOS 邏輯電路的尺設計 230
7.5 CMOS 傳輸門 232
239

第8章 時序MOS 邏輯電路 244
8.1 概述 244
8.2 雙穩態元件的特性 244
8.3 SR 鎖存電路 248
8.4 鐘控鎖存器和觸發器電路 252
8.4.1 鐘控SR 鎖存器 252
8.4.2 鐘控JK 鎖存器 254
8.4.3 主從觸發器 255
8.5 鐘控記憶體的時間相關參數 257
8.6 CMOS 的D 鎖存器和邊沿觸發器 258
8.7 基於脈衝鎖存器的鐘控記憶體 262
8.8 基於讀出放大器的觸發器 263
8.9 時鐘記憶體件中的邏輯嵌入 264
8.10 時鐘系統的能耗及其節能措施 265
附錄 266
269

第9章 動態邏輯電路 272
9.1 概述 272
9.2 傳輸電晶體電路的基本原理 273
9.2.1 邏輯“1”切換 274
9.2.2 邏輯“0”切換 276
9.2.3 電荷的儲存與泄放 278
9.3 電壓自舉技術 281
9.4 同步動態電路技術 283
9.5 動態CMOS 電路技術 287
9.5.1 CMOS 傳輸門邏輯 287
9.5.2 動態CMOS 邏輯(預充電-定值邏輯) 289
9.6 高性能動態邏輯CMOS 電路 290
9.6.1 多米諾CMOS 邏輯 290
9.6.2 NORA CMOS 邏輯(NP-多米諾邏輯) 297
9.6.3 拉鍊式CMOS 電路 299
9.6.4 時鐘(TSPC)動態CMOS 299
302

第10章 半導體記憶體 305
10.1 概述 305
10.2 動態隨機記憶體(DRAM) 309
10.2.1 DRAM 的結構 309
10.2.2 DRAM 單元的歷史演變過程 310
10.2.3 DRAM 單元類型 311
10.2.4 三電晶體DRAM 單元的工作原理 312
10.2.5 單晶體管DRAM 單元的工作過程 315
10.2.6 DRAM 操作模式 319
10.2.7 DRAM 存儲單元的漏電流和刷新操作 321
10.2.8 DRAM 輸入／輸出電路 322
10.2.9 DRAM 片上電壓發生器 326
10.3 靜態隨機記憶體(SRAM) 329
10.3.1 CMOS SRAM 單元 331
10.3.2 CMOS SRAM 單元的設計方法 332
10.3.3 SRAM 的運用 334
10.3.4 SRAM 單元中的漏電流 337
10.3.5 SRAM 讀／寫電路 338
10.3.6 低壓SRAM 339
10.4 非動態記憶體 340
10.5 快閃記憶體 349
10.5.1 NOR 快閃記憶體單元 351
10.5.2 NAND 快閃記憶體單元 352
10.5.3 多單元的概念 354
10.5.4 快閃記憶體電路 354
10.6 鐵電隨機記憶體(FRAM) 355
357

第11章耗CMOS 邏輯電路 362
11.1 概述 362
11.耗綜述 362
11.2.1 耗 363
11.2.2 減少耗的方法 365
11.2.3 耗 365
11.2.4 耗 368
11.2.5 耗舉例 370
11.3 電壓按比例降低耗設計 371
11.3.1 電壓按比例降率和延遲的影響 371
11.3.2 可變閾值CMOS(VTCMOS)電路 373
11.3.3 多閾值CMOS(MTCMOS)電路 374
11.3.4 流水線操作方法 375
11.3.5 並行法(硬體) 377
11.4 開關啟動率的估算和優化 379
11.4.1 開關啟動率原理 379
11.4.2 減小開關啟動率 381
11.4.3 減少短脈衝干擾 381
11.4.4 門控時鐘信號 382
11.5 減小開關電容 383
11.5.1 系統級設計方法 383
11.5.2 電路級設計方法 384
11.5.3 掩模級設計方法 384
11.6 絕熱邏輯電路 385
11.6.1 絕熱開關 385
11.6.2 絕熱邏輯門 386
11.6.3 分步充電電路 387
389

第12章 算術組合模組 390
12.1 概述 390
12.2 加法器 390
12.2.1 CMOS 全加器電路 390
12.2.2 並行加法器 392
12.2.3位選擇加法器 392
12.2.4 超位加法器 394
12.2.5 並行首碼加法器 395
12.2.6 加法器設計中的折中 397
12.3 乘法器 398
12.3.1 陣列乘法器 398
12.3.2 華萊士(Wallace)樹乘法器 399
12.3.3 布思(Booth)乘法器 400
12.3.4 並行乘法器的整體設計 401
12.4 移位器 401
402

第13章 時鐘電路與輸入/輸出電路 406
13.1 概述 406
13.2 靜電放電(ESD)保護 406
13.3 輸入電路 408
13.4 輸出電路和L(di/dt)雜訊 412
13.5 片內時鐘生成和分配 415
13.5.1 簡單的時鐘生成器 415
13.5.2 鎖相環 415
13.6 閂鎖現象及其措施 424
附錄 片上網路：下一代片上系統(SoC)的新模式 428
431

第14章 產品化設計 433
14.1 概述 433
14.2 工藝變化 433
14.3 基本概念和定義 434
14.3.1 電路參數 434
14.3.2 含雜訊參數的分佈 435
14.3.3 電路性能指標 436
14.3.4 參數成品率和性能可變性 438
14.4 實驗設計與性能建模 439
14.4.1 因數設計 440
14.4.2 中心組合設計 441
14.4.3 Taguchi 正交陣列 441
14.4.4 拉丁超立方抽樣 442
14.4.5 模型擬合 443
14.5 參數成品率的評估 443
14.5.1 直接蒙特卡羅方法 445
14.5.2 性能模型方法 445
14.5.2 一個參數成品率評估的簡單範例 446
14.6 參數成品率的大值 447
14.6.1 基於蒙特卡羅的方法 447
14.6.2 幾何方法 447
14.6.3 一個簡單的成品率大化方法 447
14.6.4 參數成品率大化的一個簡單例子 448
14.7 壞情況分析 448
14.7.1 轉角技術 449
14.7.2 一種更實際的壞情況分析法 450
14.7.3 一個壞情況分析的簡單例子 451
14.8 性能參數變化的小化 452
454

第15章 可測試性設計 457
15.1 概述 457
15.2 故障類型和模型 457
15.3 可控性和可觀察性 460
15.4 專用可測試性設計技術 460
15.5 基於掃描的技術 462
15.6 內建自測(BIST)技術 464
15.7 電流監控IDDQ 檢測 466
467

參考文獻 468
物理和材料常數 473
公式 474