胡振華

第0章　前　言0-10-1　VHDL的發展0-10-2　元件的分類0-20-3　VHDL的優點0-40-4　所須具備的觀念0-50-5　“SRAMBase”vs.“Anti-Fuse”0-70-6　本書的內容0-80-7　使用工具0-13第1章　設計的基本概念1-11-1　設計階段的劃分1-11-2　設計的流程1-21-3　DesignEntry-Schematicsvs.VHDL1-51-4　FunctionSimulation1-61-5　Synthesis1-81-6　Place&Route1-91-7　TimingSimulation1-91-8　結　論1-10第2章　Architecture2-12-1　Simulator的使用2-12-2　基本架構2-142-2-1　Library2-172-2-2　Use2-192-2-3　Entity2-222-2-4　Port2-232-3　Architecture2-262-4　命名法則與註解2-282-5　擴充的宣告2-292-5-1　Package2-302-5-2　PackageBody2-342-6　結　論2-36第3章　Type3-13-1　StandardPackage定義的資料型別3-13-1-1　純量型的資料型別3-13-1-2　組合式資料型別3-63-1-3　存取資料型別3-93-1-4　檔案資料型別3-93-1-5　保護資料型別3-133-2　IEEEPackage定義的資料型別3-143-3　結　論3-19第4章　Operator4-14-1　1076-1987與1076-1993之Operator之差異4-14-2　LogicalOperator4-24-3　RelationalOperator4-54-4　ShiftOperator4-94-4-1　IEEE1076-1993中的ShiftOperator4-94-4-2　衍生的位移處理4-134-5　AddingOperator4-184-5-1　加減法運算處理4-194-5-2　連接(Concatenation)處理4-224-6　SignOperator4-244-7　MultiplyingOperator4-244-8　MiscellaneousOperator4-264-9　Operator之優先順序4-284-10　結　論4-30問　題4-31第5章　CombinationalLogic5-15-1　基本的CombinationalLogic5-15-1-1　And5-25-1-2　Or5-65-1-3　Not及其他5-75-2　較複雜的CombinationalLogic5-75-2-1　When-Else5-85-2-2　With-Select-When5-85-3　Process中的CombinationalLogic5-105-4　Delay對CombinationalLogic的影響5-195-5　常見的組合邏輯5-215-5-1　解碼器(Decoder)5-215-5-2　編碼器(Encoder)5-255-5-3　多工器(Multiplexer)5-295-5-4　解多工器(De-multiplexer)5-325-5-5　加法器5-355-5-6　比較器(Comperator)5-395-6　結　論5-42問　題5-43第6章　SequentialLogic6-16-1　Process的架構6-16-2　If敘述6-86-3　Wait敘述6-166-3-1　WaitUntil敘述6-166-3-2　WaitFor敘述6-196-3-3　WaitOn敘述6-216-4　Case敘述6-256-5　Sync與AsyncReset6-276-6　Loop6-296-6-1　與While及For合用6-296-6-2　巢狀的Loop6-326-6-3　Next敘述6-346-6-4　Exit敘述6-376-7　Assert敘述6-406-8　結　論6-45問　題6-46第7章　Function與Procedure7-17-1　Function的宣告及使用7-27-2　型別轉換之Function7-67-3　OverloadFunction7-117-4　Procedure7-157-5　結　論7-20問　題7-21第8章　Attribute與Configuration8-18-1　傳回信號狀態的屬性8-28-1-1　Event屬性8-28-1-2　Active屬性8-38-1-3　Last_event屬性8-48-1-4　Last_value及Last_active屬性8-68-2　傳回單一數值的屬性8-88-3　傳回數值範圍的屬性8-118-4　Configuration8-148-4-1　ArchitectureConfiguration8-148-4-2　ComponentConfiguration8-178-4-3　GenericConfiguration8-248-5　結　論8-28問　題8-29第9章　HierarchyDesign9-19-1　ComponentInstantiation9-29-2　DesignPartition9-99-3　設計方法之描述9-119-3-1　InputLatch&Float->Fix9-119-3-2　Adder9-149-3-3　Fix->Float&OutputLatch9-179-4　頂層設計及模擬9-219-4-1　頂層設計的連結9-229-4-2　設計模擬9-249-5　SimulationCoverage9-279-6　結　論9-35問　題9-36第10章　FunctionSimulation10-110-1　Dependency10-210-2　ModelSim中的Options10-310-3　SimulationMacro之建立10-1310-3-1　基本Marco之建立10-1310-3-2　雙向Bus之模擬Macro10-1710-4　TestbenchSimulation10-2010-5　Textio模擬10-2510-6　SimulationLibrary的建立10-3410-6-1　CoreGenerator的使用10-3510-6-2　SimulationLibrary的建立10-4610-6-3　Design端之處理10-4910-6-4　Simulation之進行10-5310-7　階層式的模擬及除錯10-5410-8　結　論10-58問　題10-60第11章　Synthesis11-111-1　Synthesizer的使用11-111-2　電路合成及報告分析11-1411-3　Pre-LayoutSimulation11-1811-4　一些不能合成的例子11-2311-4-1　時間延遲的要求11-2411-4-2　不合乎硬體設計11-2511-4-3　起始值的設定11-2811-5　Blockbox之Synthesis11-3311-6　階層式設計之Synthesis11-3511-7　結　論11-42問　題11-43第12章　Place&Route12-112-1　Place&Route工具的使用12-112-2　Implementation後報告之分析12-412-2-1　Map階段的Report12-412-2-2　Place&Route階段的Reports12-712-3　設計的部份修正12-1312-3-1　IOpad指定12-1312-3-2　Timing調整12-1612-4　ProjectV9_5-1的place&route12-2112-5　結　論12-25問　題12-26第13章　TimingSimulation13-113-1　CompileVHDLNetlistFile13-213-2　TimingSimulation13-413-2-1　信號GSR所造成的問題13-613-2-2　TimingCheck造成的錯誤13-1313-3　SDFFile13-1513-3-1　SDF的內容13-1513-3-2　表頭部份13-1613-3-3　基本單元13-1813-3-4　時序檢查13-2113-4　模擬分析13-2413-5　規格的設定13-3113-6　運用Textio做資料比對的TimingSimulation13-3413-7　TimingSimulation的好處13-4213-8　結　論13-43問　題13-44第14章　StateMachineDesign14-114-1　StateMachine之建立14-214-1-1　程式碼的撰寫14-314-1-2　設計的FunctionSimulation14-914-1-3　設計的Synthesis及Place&Route14-1214-1-4　TimingSimulation14-1414-2　狀態機的修改14-1514-2-1　程式碼的修改14-1614-2-2　修改設計的FunctionSimulation14-1914-2-3　設計的Synthesis及Place&Route14-2214-2-4　TimingSimulation14-2414-3　One-hot與BinaryDecode14-2714-4　結　論14-29問　題14-29第15章　平行處理及資源共用15-115-1　未使用平行處理的乘法器15-215-2　增加InputLatch的乘法器15-915-3　將乘法器一分為二的設計15-1415-4　改善既有的設計15-1915-5　平行處理的缺點15-2315-6　硬體資源的共用15-2515-6-1　乘加器的架構15-2515-6-2　RTL設計15-2615-6-3　設計之驗證15-3115-6-4　設計的synthesis及place&route15-3415-6-5　Timingsimulation15-3515-7　結　論15-36問　題15-36附錄A　參考資料A-1附錄B　ASIC與FPGA開發之差距B-1附錄C　本書提到相關公司之網址C-1

第0章　前　言0-10-1　VHDL的發展0-10-2　元件的分類0-20-3　VHDL的優點0-40-4　所須具備的觀念0-50-5　“SRAMBase”vs.“Anti-Fuse”0-70-6　本書的內容0-80-7　使用工具0-13第1章　設計的基本概念1-11-1　設計階段的劃分1-11-2　設計的流程1-21-3　DesignEntry-Schematicsvs.VHDL1-51-4　FunctionSimulation1-61-5　Synthesis1-81-6　Place&Route1-91-7　TimingSimulation1-91-8　結　論1-10第2章　Architecture2-12-1　Simulator的使用2-12-2　基本架構2-142-2-1　Library2-172-2-2　Use2-192-2-3　Entity2-222-2-4　Port2-232-3　Arch...