西勒提

第1章數字設計方法概論
1.1設計方法簡介
1.1.1設計規格
1.1.2設計划分
1.1.3設計輸入
1.1.4仿真與功能驗證
1.1.5設計整合與驗證
1.1.6預綜合完成
1.1.7門級綜合與工藝映射
1.1.8后綜合設計確認
1.1.9后綜合時序驗證
1.1.10測試生成與故障模擬
1.1.11布局與布線
1.1.12物理和電氣設計規則檢查
1.1.13提取寄生參量
1.1.14設計完成
1.2IC工藝選擇
1.3后續內容概覽
參考文獻
第2章組合邏輯設計回顧
2.1組合邏輯與布爾代數
2.1.1ASIC庫單元
2.1.2布爾代數
2.1.3狄摩根定律
2.2布爾代數化簡定理
2.3組合邏輯的表示
2.3.1積之和表示法
2.3.2和之積表示法
2.4布爾表達式的化簡
2.4.1異或表達式的化簡
2.4.2卡諾圖（積之和形式）
2.4.3卡諾圖（和之積形式）
2.4.4卡諾圖與任意項
2.4.5擴展的卡諾圖
2.5毛刺與冒險
2.5.1靜態冒險的消除（積之和形式）
2.5.2消除兩級電路靜態冒險的小結
2.5.3多級電路中的靜態冒險
2.5.4消除多級電路靜態冒險的小結
2.5.5動態冒險
2.6邏輯設計模塊
2.6.1與非或非結構
2.6.2多路復用器
2.6.3多路解復用器
2.6.4編碼器
2.6.5優先編碼器
2.6.6譯碼器
2.6.7優先譯碼器
參考文獻
習題
第3章時序邏輯設計基礎
3.1存儲組件
3.1.1鎖存器
3.1.2透明鎖存器
3.2觸發器
3.2.1D觸發器
3.2.2主從觸發器
3.2.3J—K觸發器
3.2.4T觸發器
3.3總線與三態器件
3.4時序機設計
3.5狀態轉移圖
3.6設計舉例：BCD碼到余3碼的轉換器
3.7數據傳輸的串行線碼轉換器
3.7.1設計舉例：用Mealy型FSM實現串行線性碼轉換
3.7.2設計舉例：用Moore型FSM實現串行線碼轉換
3.8狀態化簡與等價狀態
參考文獻
習題
第4章Verilog邏輯設計介紹
4.1組合邏輯的結構化模型
4.1.1Verilog原語和設計封裝
4.1.2Verilog結構化模型
4.1.3模塊端口
4.1.4語言規則
4.1.5自頂向下的設計和模塊嵌套
4.1.6設計層次和源代碼結構
4.1.7Verilog矢量
4.1.8結構化連接
4.2邏輯系統設計驗證及測試方法
4.2.1Verilog中的四值邏輯和信號解析
4.2.2測試方法
4.2.3測試平台的信號發生器
4.2.4事件驅動仿真
4.2.5測試模板
4.2.6定長數
4.3傳播延時
4.3.1慣性延時
4.3.2傳輸延時
4.4組合與時序邏輯的Verilog真值表模型
參考文獻
習題
第5章用組合與時序邏輯的行為級模型進行邏輯設計
5.1行為建模
5.2行為級建模的數據類型的簡要介紹
5.3基於布爾方程的組合邏輯行為級模型
5.4傳播延時與連續賦值
5.5Verilog中的鎖存器和電平敏感電路
5.6觸發器和鎖存器的周期性行為模型
5.7周期性行為和邊沿檢測
5.8行為建模方式的比較
5.8.1連續賦值模型
5.8.2數據流／寄存器傳輸級模型
5.8.3基於算法的模型
5.8.4端口名稱：風格問題
5.8.5用行為級模型仿真
5.9多路復用器、編碼器和譯碼器的行為模型
5.10線性反饋移位寄存器的數據流模型
5.11用循環算法的數字機模型
5.11.1IP（知識產權）的復用和參數化模型
5.11.2時鍾發生器
5.12多循環操作狀態機
5.13設計文件中的函數和任務：是精明還是愚蠢？
5.13.1任務
5.13.2函數
5.14行為建模的算法狀態機圖
5.15ASMD圖
5.16計數器、移位寄存器和寄存器組的行為級模型
5.16.1計數器
5.16.2移位寄存器
5.16.3寄存器組和寄存器（存儲器）陣列
5.17用於異步信號的去抖動開關、亞穩定性和同步裝置
5.18設計實例：鍵盤掃描器和編碼器
參考文獻
習題
第6章組合邏輯與時序邏輯的綜合
6.1綜合簡介
6.1.1邏輯綜合
6.1.2RTL綜合
6.1.3高級綜合
6.2組合邏輯的綜合
6.2.1優先級結構的綜合
6.2.2利用邏輯無關緊要條件
6.2.3ASIC單元與資源共享
6.3帶鎖存器的時序邏輯綜合
6.3.1鎖存器的無意綜合
6.3.2鎖存器的有意綜合
6.4三態器件和總線接口的綜合
6.5帶有觸發器的時序邏輯綜合
6.6顯式狀態機的綜合
6.6.1BCD碼／余3碼轉換器的綜合
6.6.2設計舉例：Mealy型NRZ碼／Manchester線性碼轉換器的綜合
6.6.3設計舉例：Moore型NRZ碼／Manchester線性碼轉換器的綜合
6.6.4設計舉例：序列檢測器的綜合
6.7寄存器邏輯
6.8狀態編碼
6.9隱式狀態機、寄存器和計數器的綜合
6.9.1隱式狀態機
6.9.2計數器綜合
6.9.3寄存器綜合
6.10復位
6.11門控時鍾與時鍾使能的綜合
6.12預測綜合結果
6.12.1數據類型綜合
6.12.2運算符分組
6.12.3表達式替代
6.13循環的綜合
6.13.1不帶內嵌定時控制的靜態循環
6.13.2帶內嵌定時控制的靜態循環
6.13.3不帶內嵌定時控制的非靜態循環
6.13.4帶內嵌定時控制的非靜態循環
6.13.5用狀態機替代不可綜合的循環
6.14要避免的設計陷阱
6.15分割與合並：設計划分
參考文獻
習題
第7章數據通路控制器的設計與綜合
7.1時序狀態機的划分
7.2設計實例：二進制計數器
7.3RISC存儲程序機的設計與綜合
7.3.1RISCSPM：處理器
7.3.2RISCSPM：ALU
7.3.3RISCSPM：控制器
7.3.4RISCSPM：指令集
7.3.5RISCSPM：控制器設計
7.3.6RISCSPM：程序執行
7.4設計實例：UART
7.4.1UART的操作
7.4.2UART發送器
7.4.3UART接收器
參考文獻
習題
第8章可編程邏輯及存儲器件
8.1可編程邏輯器件
8.2存儲器件
8.2.1只讀存儲器
8.2.2可編程ROM（PROM）
8.2.3可擦除ROM
8.2.4基於ROM的組合邏輯實現
8.2.5用於ROM的Verilog系統任務
8.2.6ROM的比較
8.2.7基於ROM的狀態機
8.2.8閃存
8.2.9靜態隨機存儲器（SRAM）
8.2.10鐵電非易失性存儲器
8.3可編程邏輯陣列（PLA）
8.3.1PLA最小化
8.3.2PLA建模
8.4可編程陣列邏輯（PAL）
8.5PLD的可編程性
8.6復雜可編程邏輯器件
8.7現場可編程門陣列
8.7.1FPGA在ASIC市場中的角色
8.7.2FPGA技術
8.7.3Xilinx公司Virtex系列FPGA
8.8片上系統（SoC）的嵌入式可編程IP核
8.9基於Verilog的FPGA設計流程
8.10FPGA綜合
參考文獻
相關網站
習題及基於FPGA的設計訓練
第9章數字處理器的算法和架構
9.1算法、循環嵌套程序和數據流圖
9.2設計實例：半色調像素圖像轉換器
9.2.1半色調像素圖像轉換器的原型設計
9.2.2基於NLP的半色調像素圖像轉換器結構
9.2.3半色調像素圖像轉換器的最小並行處理器結構
9.2.4半色調像素圖像轉換器：設計權衡
9.2.5帶反饋數據流圖的結構
9.3數字濾波器和信號處理器
9.3.1FIR濾波器
9.3.2數字濾波器設計過程
9.3.3IIR濾波器
9.4構建信號處理器的基本運算單元模型
9.4.1積分器（累加器）
9.4.2微分器
9.4.3抽樣和插值濾波器
9.5流水線結構
9.5.1設計實例：流水線型加法器
9.5.2設計實例：流水線型FIR濾波器
9.6環形緩沖器
9.7異步FIFO——跨越時鍾域的同步問題
9.7.1簡化異步FIFO
9.7.2異步FIFO的時鍾同步
參考文獻
習題
第10章算術處理器架構
10.1數的表示方法
10.1.1負整數的原碼表示
10.1.2負整數的反碼表示方法
10.1.3正數和負數的補碼表示方法
10.1.4小數的表示
10.2加減法功能單元
10.2.1行波進位加法器
10.2.2超前進位加法器
10.2.3上溢出和下溢出
10.3乘法運算功能單元
10.3.1組合（並行）二進制乘法器
10.3.2時序二進制乘法器
10.3.3時序乘法器設計：層次化分解
10.3.4基於STG的控制器設計
10.3.5基於STG的高效二進制時序乘法器
10.3.6基於ASMD的時序二進制乘法器
10.3.7基於ASMD的高效二進制時序乘法器
10.3.8基於ASMD數據通路和控制器設計的總結
10.3.9精簡寄存器時序乘法器
10.3.10隱式狀態機二進制乘法器
10.3.11Booth算法時序乘法器
10.3.12比特對編碼
10.4有符號二進制數乘法
10.4.1有符號數的乘積：被乘數為負，乘數為正
10.4.2有符號數的乘積：被乘數為正，乘數為負
10.4.3有符號數的乘積：被乘數、乘數均為負
10.5小數乘法
10.5.1有符號小數：被乘數、乘數均為正
10.5.2有符號小數：被乘數為負，乘數為正
10.5.3有符號小數：被乘數為正，乘數為負
10.5.4有符號小數：被乘數、乘數均為負
10.6除法功能單元
10.6.1無符號二進制數的除法
10.6.2無符號二進制數的高效除法
10.6.3精簡寄存器時序除法器
10.6.4有符號二進制數（補碼）的除法
10.6.5帶符號的計算
參考文獻
習題
第11章后綜合設計任務
11.1后綜合設計驗證
11.2后綜合時序驗證
11.2.1靜態時序分析
11.2.2時序規范
11.2.3影響時序的因素
11.3ASIC中時序違約的消除
11.4虛假路徑
11.5用於時序驗證的系統任務
11.5.1時序檢查：建立時間條件
11.5.2時序檢查：保持時間約束
11.5.3時序檢查：建立時間和保持時間約束
11.5.4時鍾檢查：脈沖寬度約束
11.5.5時序檢查：信號偏移約束
11.5.6時序檢查：時鍾周期
11.5.7時序檢查：恢復時間
11.6故障模擬及制造測試
11.6.1電路缺陷和故障
11.6.2故障檢測與測試
11.6.3D標記法
11.6.4組合電路的自動測試模板生成
11.6.5故障覆蓋和缺陷級別
11.6.6時序電路的測試生成
11.7故障模擬
11.7.1故障解析
11.7.2串行故障模擬
11.7.3並行故障模擬
11.7.4並發性故障模擬
11.7.5概率性故障模擬
11.8JTAG端口和可測性設計
11.8.1邊界掃描和JTAG端口
11.8.2JTGA操作模式
11.8.3JTAG寄存器
11.8.4JTAG指令
11.8.5TAP結構
11.8.6TAP控制器狀態機
11.8.7設計實例：JTAG測試
11.8.8設計實例：內建自測試
參考文獻
習題
附錄AVerilog原語
附錄BVerilog關鍵詞
附錄CVerilog數據類型
附錄DVerilog運算符
附錄EVerilog語言形式化語法（I）
附錄FVerilog語言形式化語法（II）
附錄GVerilog語言的附加特性
附錄H觸發器和鎖存器類型
附錄IVerilog2001，2005
附錄J編程語言接口
附錄K相關網站
中英文術語對照表