郭利文

第1章 概述
1．1 CPLD/FPGA發展演變
1．2 乘積項結構的基本原理
1．3 查閱資料表結構的基本原理
1．4 Virtex UltraScale+系列FPGA簡介
1．5 CPLD/FPGA設計與驗證流程
1．5．1 系統級功能定義與模組劃分
1．5．2 寄存器傳輸級及閘級描述
1．5．3 系統綜合編譯
1．．5．4 佈局規劃與佈線
1．5．5 模擬
1．5．6 程式設計下載配置
1．5．7 測試與驗證
1．6 CPLD/FPGA開發平臺簡介
1．7 硬體描述語言的介紹
1．8 硬體語言與軟體語言的區別
本章小結
思考與練習

第2章 Verilog HDL入門指南
2．1 模組
2．2 模組埠及聲明
2．3 注釋
2．4 資料流程描述
2．4．1 連續設定陳述式
2．4．2 時延
2．5 行為級描述
2．5．1 initial語句
2．5．2 always語句
2．5．3 時序控制
2．6 結構化描述
2．6．1 門級建模及描述
2．6．2 用戶定義原語（UDP）
2．6．3 模組例化
2．7 混合描述
本章小結
思考與練習

第3章 Verilog HDL語法要素
3．1 識別字
3．2 數值集合
3．2．1 數字
3．2．2 字串
3．2．3 參數
3．3 資料類型
3．3．1 線網類型
3．3．2 變數類型
3．4 陣列
3．5 內建門級原語
3．6 運算元
3．6．1 常數、參數、線網與變數
3．6．2 位元選擇及部分位元選
3．6．3 存儲單元
3．6．4 功能調用
3．7 操作符
3．7．1 算術操作符
3．7．2 關係操作符
3．7．3 相等操作符
3．7．4 邏輯操作符
3．7．5 按位操作符
3．7．6 縮減操作符
……
第4章 Verilog HDL語法進階描述
第5章 任務及函數
第6章 SystemVerilog基礎語法
第7章 有限狀態機設計
第8章 同步數位電路與時序分析
第9章 硬體執行緒與介面
第10章 SystemVerilog模擬基礎
第11章 斷言與功能覆蓋
參考文獻